La Tecnología Hybrid Memory Cube traerá DRAM tri-dimensional – Hasta 15x más ancho de banda

En un esfuerzo por superar las barreras de la tecnología actual para desarrollar memoria DRAM más eficiente y rápida, un consorcio conformado con más de 100 desarrolladores y compañías del ramo incluyendo a tres de los fabricantes más importantes de memoria (Samsung, Hynix y Micron) anunciaron que han finalizado después de 17 meses de desarrollo la especificación para un estándar global que permita emplear la Tecnología Hybrid Memory Cube (HMC) en el desarrollo de memoria para un amplio rango de aplicaciones de mercado consumidor e industrial.

La Tecnología Hybrid Memory Cube consiste de chips 3D conformados de múltiples módulos (dies) de memoria apilados encima uno de otro arriba de un controlador DRAM los cuales estarán conectados mediante un nuevo silicio denominado VIA (Vertical Interconnect Access), que consiste en atravesar verticalmente cada capa mediante un cable eléctrico. A su vez, la DRAM estará dividida en 16 particiones, cada una con dos canales I/O conectados al controlador. Su principal ventaja es que la interconexión entre capas será más corta y la comunicación entre señales se volverá más rápida permitiendo reducir el consumo de energía hasta 70% y hasta una décima parte el tamaño del módulo final con respecto a productos actuales.

Mike Black, Jefe estratégico de tecnología del equipo Hybrid Memory Cybe de Micron, comenta:

“Tomamos la porción lógica de la funcionalidad de la DRAM y la colocamos dentro del chip lógico que se localiza en la base del conjunto 3D.”

“Este proceso lógico nos permite tomar ventaja de transistores de mayor rendimiento… no solo para interactuar a través de DRAM en la parte superior, sino de una manera más eficiente de alto rendimiento a través de un canal al procesador central.”

“Por lo tanto esa capa lógica sirve tanto como conexión con la interfaz anfitrión así como controlador de memoria para la DRAM de la parte superior.”

Actualmente, la especificación HMC 1.0 esta diseñada para que los fabricantes puedan diseñar chips 3D con capacidades de 2GB y 4GB capaces de entregar un ancho de banda de hasta 320 GB/s, lo que significa más de 20 veces lo que actualmente entrega la memoria DDR3. La otra gran ventaja de este diseño con respecto a la construcción tradicional 2D, es que se han definido dos interfaces físicas para conectar el procesador anfitrión: interconexión short-reach (SR) y ultra short-reach (USR). Esto será particularmente útil para soportar FPGAs, ASICs y ASSPs, redes de alto rendimiento y aplicaciones de medición, donde se espera alcanzar velocidades de 15Gbps a 28Gbps por línea en una configuración de cuatro líneas.

Jim Elliott, Vice Presidente, Planeación de Memoria y Marketing de Producto, para Samsung Semiconducto, Inc., indica:

“El consenso que tenemos entre las compañías principales de memoria y otros más en la industria contribuirá significativamente para el lanzamiento de esta prometedora tecnología,”

“Como resultado del trabajo en el HMCC, los diseñadores de sistemas IT y fabricantes serán capaces de obtener nuevas soluciones de memoria que superarán otras opciones de memoria de hoy en día.”

Aunque los avances en esta tecnología ya son muy avanzados, todavía falta mucho para que lleguen los primeros módulos con chips 3D al mercado. Antes de que eso suceda el consorcio espera poder alcanzar mayores velocidades de transferencias de 10, 12.5 y 15 Gb/s a 28 Gb/s para SR y para 10 Gb/s a 15 Gb/s para USR. Y para que esto suceda primero debe alcanzarse la revisión de la especificación 2.0 que esta programada para el Q1 del 2014.